RISC-V指令集子集RV32I的譯碼電路設(shè)計(jì)與優(yōu)化

摘要： 面向RISC-V處理器五級(jí)流水線數(shù)據(jù)通路，設(shè)計(jì)了基于FPGA的RISC-V指令集子集RV32I的指令譯碼電路。電路分為主譯碼電路和程序計(jì)數(shù)器輸入選擇(PCSel)譯碼電路，使用Verilog HDL編程設(shè)計(jì)，并進(jìn)行了系列優(yōu)化:使用時(shí)序約束工具分析時(shí)序狀態(tài)，設(shè)定約束后對(duì)電路進(jìn)行綜合，降低電路延遲;利用無(wú)關(guān)項(xiàng)化簡(jiǎn)組合邏輯，減少模塊輸入輸出項(xiàng)，減少電路級(jí)聯(lián);構(gòu)建獨(dú)立的32位串并行數(shù)值...