基于FPGA的卷積神經(jīng)網(wǎng)絡硬件加速器設計

摘要： 設計了基于卷積神經(jīng)網(wǎng)絡模型的加速器，實現(xiàn)并行化的卷積運算。研究中，完成可卷積神經(jīng)網(wǎng)絡重構(gòu)硬件加速器搭建，并對加速器架構(gòu)進行優(yōu)化，實現(xiàn)在運算過程中對特征圖尺寸的動態(tài)配置。實驗結(jié)果表明，該設計在工作時鐘頻率為250 MHz,推理時間為50 ms,吞吐量峰值運算速度達到142.12 GOPS。發(fā)現(xiàn)該系統(tǒng)可以充分地發(fā)揮FPGA的低時延和高密度優(yōu)勢。