面向卷積神經(jīng)網(wǎng)絡(luò)的高能效比特稀疏加速器設(shè)計(jì)
計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào)
頁(yè)數(shù)： 10 2023-07-12
摘要： 為解決當(dāng)前比特稀疏架構(gòu)的性能瓶頸,提出高能效比特稀疏加速器設(shè)計(jì).首先提出一種激活值編碼方法和相應(yīng)的電路來(lái)提高卷積神經(jīng)網(wǎng)絡(luò)的比特稀疏度,結(jié)合比特串行電路實(shí)時(shí)跳過(guò)激活值的零值比特來(lái)加速神經(jīng)網(wǎng)絡(luò)的計(jì)算;然后提出一種列共享同步機(jī)制,以解決比特稀疏架構(gòu)的同步問(wèn)題,并在較小的面積和功耗開(kāi)銷下大幅提高比特稀疏架構(gòu)的計(jì)算性能.在SMIC40 nm工藝和1 GHz頻率下,評(píng)估不同的比特稀疏架構(gòu)在...
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