基于Surrogate模型的斷言覆蓋技術(shù)研究

摘要： 隨著集成電路設(shè)計(jì)規(guī)模不斷增大，驗(yàn)證成為制約設(shè)計(jì)進(jìn)程的瓶頸之一。目前，仿真仍是集成電路設(shè)計(jì)驗(yàn)證的主導(dǎo)方法之一，仿真的完備性通常通過各種覆蓋率測(cè)度來度量。功能覆蓋率是抽象層次較高的一種覆蓋率，實(shí)際工程中，功能常以SystemVerilog斷言形式呈現(xiàn)。目前常用的隨機(jī)測(cè)試向量生成較難生成大量激活斷言的測(cè)試向量；而采用約束求解的策略時(shí)，一旦覆蓋條件中涉及到非初始輸入信號(hào)(內(nèi)部信號(hào)、輸出...