基于SystemVerilog的浮點(diǎn)數(shù)約束生成器的研究與實(shí)現(xiàn)(英文)
現(xiàn)代雷達(dá)
頁數(shù): 8 2023-07-25
摘要: SystemVerilog是專用于FPGA驗(yàn)證的語言,它的約束隨機(jī)機(jī)制是支持FPGA隨機(jī)測試的關(guān)鍵。然而,SystemVerilog語言僅提供了對整數(shù)類型的約束隨機(jī)機(jī)制,這大大限制了需要使用浮點(diǎn)數(shù)隨機(jī)激勵的驗(yàn)證。文中設(shè)計(jì)了一種基于SystemVerilog的浮點(diǎn)數(shù)約束生成器,它通過轉(zhuǎn)換機(jī)制,實(shí)現(xiàn)對浮點(diǎn)數(shù)的約束隨機(jī)生成,從而將SystemVerilog的約束隨機(jī)機(jī)制擴(kuò)大到浮點(diǎn)數(shù)據(jù)...