基于相位插值器的可編程時鐘與數(shù)據(jù)恢復電路設計

摘要： 當時鐘與數(shù)據(jù)恢復電路(Clock and Data Recovery, CDR)作為FPGA內(nèi)嵌的電路模塊時，需要具備靈活的應用配置以適應不同協(xié)議下的通信需求。根據(jù)不同協(xié)議對CDR性能指標的要求，通過量化環(huán)路帶寬、環(huán)路延遲及恢復時鐘抖動三者之間的關系對CDR電路進行建模，經(jīng)過數(shù)學分析得到電路各部分模塊的最佳增益系數(shù)作為配置參數(shù)。此外通過控制狀態(tài)機的工作狀態(tài)切換實現(xiàn)環(huán)路的快速鎖定... （共8頁）